中文名: 電子設計 Altera Quartus II v6.0英文名: Altera Quartus II v6.0發行時間: 2006年05月09日制作發行: Altera簡介:
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Quartus II 軟件6.0在性能和效率上達到了最高水平。這一版本包括了FPGA供應商提供的第一款時序分析工具——TimeQuest時序分析儀，能夠很好的支持業界標准Synopsys設計約束(SDC)時序格式。該版本還含有擴展團隊設計功能，提高了高密度設計協作的效率。
Altera在Quartus II軟件6.0高密度設計上實現重大改進
2006年5月9號，香港—Altera公司（NASDAQ: ALTR）今天宣布開始發售6.0版的Quartus® II軟件。該版本包括了由FPGA供應商提供的第一款時序分析工具TimeQuest時序分析儀，為業界標准Synopsys設計約束（SDC）時序格式提供自然、全面的支持。這一最新版本還包括擴展的團隊設計功能，能夠有效管理高密度設計團隊之間的協作。這些改進迎合了當今高密度90nm的設計要求，同時為滿足客戶對更高密度FPGA的需求以及Altera發展下一代65nm產品系列打下了基礎。
Synopsys戰略聯盟總監Lonn Fiance評論說：“FPGA設計人員將業界標准SDC時序約束格式直接讀取到TimeQuest時序分析儀中，能夠更迅速的實現時序逼近。采用SDC格式可以提高FPGA設計人員的效率，進一步促進標准時序驗證方法在半導體業界的應用。”
Quartus II 軟件6.0的新增功能包括：
TimeQuest時序分析儀
TimeQuest時序分析儀——新的ASIC性能時序分析儀，能夠自然的支持業界標准SDC時序約束格式。TimeQuest時序分析儀幫助您建立、管理、分析具有復雜時序約束的設計，例如時鐘復用設計和源同步接口，並能夠迅速進行高級時序驗證。Quartus II 軟件6.0訂購版含有TimeQuest時序分析儀。
工程管理接口——改進的團隊設計
工程管理接口——在頂層設計上管理資源和時序預算。此外，您還可以利用工程管理接口來管理模塊間的時序約束，以達到最佳性能。這一新功能使團隊能夠協作實現高密度FPGA設計，從而提高設計性能和效率。這一功能是建立在Quartus II 軟件5.0和5.1首次引入的漸進式編譯設計基礎之上。
其他增強功能
SystemVerilog支持——包括對流行SystemVerilog語法的支持。SystemVerilog提高了寄存器傳送級(RTL)設計的抽象等級，更迅速的實現RTL設計。
改進的I/O引腳規劃器——直接對Altera®宏功能、知識產權(IP)進行整合，以及對引腳的簡單分配。
擴展的板級設計支持——采用Stratix® II FPGA進行設計時，為設計輸出提供HSPICE模型，以提高電路板建模的效率。
LogicLock增強——提供LogicLockTM成員資源濾除功能，將某些資源類型(例如，數字信號處理 (DSP)單元、 M4K存儲器等)的設計單元從LogicLock區域中自動濾除，從而提高了設計效率。
SignalTap II邏輯分析儀——含有Nios® II CPU SignalTap® II分解插件。插件協助完成對已定義Nios II節點集的“提取”，以及Nios II CPU助記符定義，從而提高了系統級調試效率。
OS支持
Windows XP Professional x64 (32位)——運行Quartus II軟件32位應用軟件的Windows XP Professional x64操作系統支持Quartus II 軟件。64位硬件/軟件平台上運行32位應用軟件的優勢在於能夠訪問更多的存儲器，從而提高了性能。
Red Hat Linux Enterprise 4.0——現在提供支持。