中文名: Libero® 集成開發環境(IDE)低功耗設計與分析軟件 英文名: Actel Libero IDE 資源格式: 光盤鏡像版本: V8.6 Platinum發行時間: 2009年8月制作發行: Actel's corporate地區: 美國語言: 英文簡介:




官方網站 http://www.actel.com/company/contact/default.aspx


Actel 推出LIBERO IDE 8.6 版本繼續領跑低功耗設計與分析領域
新版本 IDE 亦加入設計調試功能
愛特公司 (Actel Corporation) 宣布推出Libero® 集成開發環境 (IDE) 8.6 版本，繼續領跑低功耗設計領域。最新版本的 Libero IDE 為設計人員提供了數項全新功能，包括使用SmartPower 工具和布局布線後 (post-layout) 探針插入功能來進行器件調試，提供更強大的功耗分析功能。SmartPower 8.6 版本包括全新的設計分析算法，無需使用傳統的VCD (Value Change Dump) 文件，便可進行快速、精確的功耗分析。此外，全新I/OAdvisor 功能可以確定並建議I/O 配置, 以便滿足既具有最低功耗又能滿足時序約束要求。而新的布局布線後探針插入功能可讓設計人員將信號帶至封裝引腳進行觀察，無需在RTL 設計中使用Identify Instrument 工具以及完成綜合流程，從而實現更高效的設計和調試。
愛特軟件和系統工程副總裁 Jim Davis 稱：“如今，功耗是許多市場和應用的首要設計考慮因素，優先於性能和成本。愛特在IDE 8.6 版本提供的增強功能，強化了其用於功耗優化和分析的行業領先解決方案，並通過易於使用的探針插入和信號觀察功能，提升了設計周期的效率。”
Libero 8.6 IDE 詳解
在 SmartPower 工具中，由新的無矢量 (vectorless) 功率估算所提供的功耗結果，其精度接近於由於導入VCD 文件而得到的仿真精度，但所用時間則大幅減少。在無仿真數據的情況下，這項功能比傳統的缺省翻轉率 (default toggle rate) 方法提供了更佳的活動估算能力。
SmartPower 還具有 I/O Advisor 功能，用於設計分析並建議替代的可以降低 I/O 功耗的輸出負載，驅動強度和擺率。這功能還能夠同時報告目前狀態和使用建議選項的功耗數據，讓設計人員可以輕易確定建議選項對於功耗的影響。設計人員更可以假設 (what-if)測試場景，以便修改擺率、驅動強度，以及輸出負載，從而得到功率和時序之間的最佳平衡。
在設計調試方面，設計人員可在布局布線之後使用探針插入功能，將探針插入設計之中，然後將信號帶至封裝引腳以便分析。設計人員更可以增加、編輯和刪除探針，以便查看設計中的特定網絡或時鐘資源。這實時查看信號的功能，極大地提升了設計人員查找邏輯或時序問題的能力。在評測之後，設計人員能夠輕易返回之前所儲存的初始文件。傳統的調試方法卻需要設計人員在設計RTL 中例化邏輯和探針，然後通過綜合和布局布線運行設計，大大增加了調試時間和系統上市時間。
價格和供貨
Libero IDE 可從愛特公司網站直接下載和安裝。Actel Libero IDE Gold (金) 版本可
免費供用戶在 Windows XP 或 Vista 平台上使用；而 Actel Libero IDE 8.6 Platinum (白金)版本則可用於 Windows 和Linux 平台，價格為2,495 美元。






Libero IDE offers the latest and best-in-class FPGA development tools from leading EDA vendors such as Mentor Graphics, SynaptiCAD, and Synplicity. These tools, combined with Actel developed tools allow you to quickly and easily manage your Actel FPGA designs. An intuitive user interface and powerful design manager guides you through the process while organizing design files and seamlessly managing exchanges between the various tools.
Libero IDE Software Features:
Powerful project and design flow management
Full suite of integrated design entry tools and methodologies:
SmartDesign graphical SoC design creation with automatic abstraction to HDL
Core Catalog and Configuration
HDL and HDL templates
User-defined block creation flow for design re-use
ViewDraw Schematic Capture
Actel cell libraries
Synplify/Synplify Pro AE synthesis fully optimizes Actel FPGA device performance and area utilization
Synplify DSP AE performs high-level DSP optimizations within a Simulink environment
Test-bench generation including analog stimulus via WaveFormer Lite AE. Advanced analog stimulus functionality is available from SynaptiCAD.
ModelSim VHDL or Verilog behavioral, post-synthesis and post-layout simulation capability
Designer physical design implementation, floorplanning, physical constraints, and layout
Timing- and power-driven place-and-route
SmartTime environment for timing constraint management and analysis
SmartPower provides comprehensive power analysis for actual and what if power scenarios
Interface to FlashPro and Silicon Sculptor programming software
Post-route probe insertion and Identify AE debugging software for Actel flash designs
Silicon Explorer debugging software for Actel antifuse designs
Supported on Windows and Linux operating systems
關於愛特公司
愛特公司(Actel Corporation) 是低功耗和混合信號FPGA 的領導性廠商，提供最全面的系統和功率管理解決方案。該公司於1985 年成立，於紐約納斯達克交易所(NASDAQ) 上市，代號ACTL。愛特公司在上海、香港、台北、東京和首爾設有辦事處，並在中國大陸和亞洲主要城市建立了完善的分銷商網絡。
||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
更多資訊請點擊訪問


[安全檢測]
★未通過安全檢測
[安裝測試]
★未經過安裝測試，使用者後果自負與本論壇無關。