資料介紹

• 電子技術/通信技術

語言：英文
網址：http://www.xilinx.com/
類別：電子設計套件



（from：china.xilinx）
Xilinx ISE Design Suite 設計套件是面向 Virtex -6 和 Spartan -6 FPGA 系列並針對生產力精心優化的工具套件，在降低功耗與成本方面取得了突破性進展。作為業界唯一一款特定領域的設計套件，賽靈思最新版本的發布， 是這一行業屢獲殊榮的軟件不斷發展和演進的又一重要一步，它將進一步提高設計生產力和系統性能，使邏輯、嵌入式、數字信號處理 (DSP) 和系統設計人員能夠更輕松地推出更復雜的創新型可編程電子產品，從而加速產品上市進程並提升產品質量。

ISE DESIGN SUITE 的主要優勢

針對 VIRTEX -6 和 SPARTAN -6 FPGA：
● 利用自動時鐘門控技術將動態功耗降低30%之多
● 利用第四代部分重配置設計流程降低系統成本
● PlanAhead - 面向邏輯設計人員的新款 RTL 到比特流設計流程
● 利用 AXI4 接口實現即插即用式 FPGA 設計



全新發布的ISE Design Suite 13.3設計套件，其中結合了許多全新功能，能讓數字信號處理器（DSP）設計業者針對無線、醫療、航天與國防、高效能運算與視訊應用等設計，輕松地加入位精准的完全客制化單、雙精度浮點運算功能。客戶可透過System Generator for DSP，以及運用Xilinx Floating-Point Operator IP LogiCORE執行上述設計流程。結合單、雙精度、以及具備完全客制化精度浮點運算功能，加上System Generator for DSP帶來的高生產力，DSP設計業者可在這種環境中輕松地設計、模擬和建置各種浮點運算設計，並能對硅組件部分及系統所需要的功耗擁有更佳的掌握度。

賽靈思的Floating-Point Operator核心可讓各種浮點計算作業能在FPGA中執行。當透過CORE Generator工具產生核心時，該作業即可確定，而現在則由System Generator來執行這項工作，同時每項作業變量有一個共享的AXI-4串流接口。以往客戶可運用CORE Generator中的完全客制化精度浮點運算IP，在單賽靈思FPGA組件中加入浮點運算設計。然而，要采用這種設計流程，業者必須了解VHDL或Verilog語言，而且對DSP研發業者來說仿真作業亦是一大挑戰。但有了ISE Design Suite 13.3設計套件後，研發業者現在可透過運用The Math Works’ Simulink的各種仿真功能，從更高的抽象層了解他們的系統，可確保設計對精確度的要求。

ISE Design Suite 13.3設計套件也加入了Red Hat Enterprise Linux 6操作系統，並針對邏輯、嵌入式和系統版本用戶提供加強的生產力功能。所有版本都內含即插即用IP的加強功能和支持7系列FPGA。嵌入式與系統版本內含Platform Studio簡單易用的強化功能，其中包括全新的圖形化設計視圖（Graphical Design View）功能。邏輯版內含支持PlanAhead設計分析工具的生產力強化功能，包括針對HDL檔案的圖形階層查看器（Graphical Hierarchy Viewer）。

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